徐祖楽 Xu Zule

研究者番号	50778925
その他のID
所属 (過去の研究課題情報に基づく) *注記	2019年度 – 2021年度: 東京大学, 大学院工学系研究科(工学部), 特任講師 2018年度: 東京大学, 大規模集積システム設計教育研究センター, 特任講師 2017年度: 東京理科大学, 工学部電気工学科, 助教
審査区分/研究分野	研究代表者小区分21060:電子デバイスおよび電子機器関連 / 通信・ネットワーク工学
キーワード	研究代表者アナログ集積回路設計自動化 / アナログ集積回路の設計自動化 / 自動配置配線可能なアナログ回路 / 電子デバイス・機器 / 位相同期回路 / 極低消費電力PLL / IoT / 無線機 / 周波数シンセサイザ

研究課題
(2件)
研究成果
(14件)

アナログAIセンサノード開発を高速化する自動生成可能な集積回路の研究研究代表者
- 研究代表者
  
  徐祖楽
- 研究期間 (年度)
  2020 – 2021
- 研究種目
  
  若手研究
- 審査区分
  
  小区分21060:電子デバイスおよび電子機器関連
- 研究機関
  東京大学
極低消費電力無線センサノードを実現するリング型周波数シンセサイザの研究研究代表者
- 研究代表者
  
  徐祖楽
- 研究期間 (年度)
  2017 – 2019
- 研究種目
  
  若手研究(B)
- 研究分野
  
  通信・ネットワーク工学
- 研究機関
  東京大学
   東京理科大学

すべて 2022 2021 2019 2017

すべて雑誌論文学会発表

[雑誌論文] A fractional-N MASH2-k FDC phase-locked loop architecture enabling higher-order quantisation noise shaping2022
- 著者名/発表者名
  R. Iwashita, Z.Xu, M. Osada, and T. Iizuka
- 雑誌名
  
  IET Electronics Letters
  
  巻: 58 号: 7 ページ: 274-276
- DOI
  10.1049/ell2.12436
- 査読あり / オープンアクセス
- データソース
  KAKENHI-PROJECT-20K14786, KAKENHI-PROJECT-22KJ0659, KAKENHI-PROJECT-21H03406
[雑誌論文] Analysis of strong-arm comparator with auxiliary pair for offset calibration2022
- 著者名/発表者名
  S. Li, Z. Xu, and T. Iizuka
- 雑誌名
  
  Springer Journal of Analog Integrated Circuits and Signal Processing
  
  巻: 110 号: 3 ページ: 535-546
- DOI
  10.1007/s10470-022-01992-6
- 査読あり / オープンアクセス
- データソース
  KAKENHI-PROJECT-20K14786, KAKENHI-PROJECT-21H03406
[雑誌論文] Analysis and simulation of MOSFET-based gate-voltage-independent capacitor2022
- 著者名/発表者名
  S. Li, N. Ojima, Z. Xu, and T. Iizuka
- 雑誌名
  
  Japanese Journal of Applied Physics (JJAP)
  
  巻: 1 号: 6 ページ: 1-13
- DOI
  10.35848/1347-4065/ac6406
- 査読あり / オープンアクセス
- データソース
  KAKENHI-PROJECT-20K14786, KAKENHI-PROJECT-21H03406
[雑誌論文] An All-Standard-Cell-Based Synthesizable SAR ADC with Nonlinearity-Compensated RDAC2021
- 著者名/発表者名
  Z. Xu, N. Ojima, S. Li, and T. Iizuka
- 雑誌名
  
  IEEE Transactions on Very Large Scale Integration (VLSI) Systems
  
  巻: 29 号: 12 ページ: 2153-2162
- DOI
  10.1109/tvlsi.2021.3122027
- 査読あり / オープンアクセス
- データソース
  KAKENHI-PROJECT-20K14786, KAKENHI-PROJECT-21H03406
[雑誌論文] Type-I Digital Ring-Based PLL Using Loop Delay Compensation and ADC-Based Sampling Phase Detector2019
- 著者名/発表者名
  Zule Xu, Anugerah Firdauzi, Masaya Miyahara, Kenichi Okada, and Akira Matsuzawa
- 雑誌名
  
  IEICE Transactions on Electronics
  
  巻: E102-C
- 査読あり
- データソース
  KAKENHI-PROJECT-17K14684
[雑誌論文] A Saturating-Integrator-Based Behavioral Model of Ring Oscillator Facilitating PLL Design2017
- 著者名/発表者名
  XU Zule、KAWAHARA Takayuki
- 雑誌名
  
  IEICE Transactions on Electronics
  
  巻: E100.C 号: 4 ページ: 370-372
- DOI
  10.1587/transele.E100.C.370
- NAID
  130005529923
- ISSN
  0916-8524, 1745-1353
- 言語
  英語
- 査読あり
- データソース
  KAKENHI-PROJECT-17K14684
[学会発表] An All-Standard-Cell-Based Synthesizable SAR ADC with Nonlinearity-Compensated RDAC2022
- 著者名/発表者名
  Z. Xu, N. Ojima, S. Li, and T. Iizuka
- 学会等名
  IEEE International Symposium on Circuits and Systems
- 国際共著/国際学会である
- データソース
  KAKENHI-PROJECT-20K14786
[学会発表] A 10-GHz Inductorless Cascaded PLL with Zero-ISF Subsampling Phase Detector Achieving -63-dBc Reference Spur, 175-fs RMS Jitter and -240-dB FOMjitter2022
- 著者名/発表者名
  Z. Yang, Z. Xu, M. Osada, and T. Iizuka
- 学会等名
  IEEE VLSI Symposium on Technology and Circuits
- 国際共著/国際学会である
- データソース
  KAKENHI-PROJECT-20K14786
[学会発表] A Charge-Redistribution Multi-Bit Stochastic-Resonance ADC Enhancing SNDR for Weak Input Signal2022
- 著者名/発表者名
  R. Shibata, Z. Xu, Y. Hotta, H. Tabata, and T. Iizuka
- 学会等名
  IEEE International Symposium on Circuits and Systems
- 国際共著/国際学会である
- データソース
  KAKENHI-PROJECT-20K14786
[学会発表] A 0.79-1.16-GHz Synthesizable Fractional-N PLL Using DTC-Based Multi-Stage Injection with Dithering-Assisted Local Skew Calibration Achieving －232.8-dB FoMref2021
- 著者名/発表者名
  Z. Xu
- 学会等名
  IEEE Asian Conference on Solid-State Circuits
- 国際共著/国際学会である
- データソース
  KAKENHI-PROJECT-20K14786
[学会発表] Low-Power and Low-Noise Clock Generation: A Fractional-N Hybrid CDAC-Embedded Sampling PLL and a Class-C Complementary Colpitts Crystal Oscillator2021
- 著者名/発表者名
  Z. Xu
- 学会等名
  IEEE International Workshop on Electromagnetics: Applications and Student Innovation Competition
- 招待講演 / 国際共著/国際学会である
- データソース
  KAKENHI-PROJECT-20K14786
[学会発表] A 3.3-GHz 4.6-mW Fractional-N Type-II Hybrid Switched-Capacitor Sampling PLL Using CDAC-Embedded Digital Integral Path with －80-dBc Reference Spur2021
- 著者名/発表者名
  Zule Xu, Masaru Osada, and Tetsuya Iizuka
- 学会等名
  IEEE Symposium on VLSI Circuits
- 国際共著/国際学会である
- データソース
  KAKENHI-PROJECT-20K14786
[学会発表] A 3.3-GHz 4.6-mW Fractional-N Type-II Hybrid Switched-Capacitor Sampling PLL Using CDAC-Embedded Digital Integral Path with －80-dBc Reference Spur2021
- 著者名/発表者名
  Z. Xu, M. Osada, T. Iizuka
- 学会等名
  IEEE SSCS Kansai Chapter Symposium on VLSI Technology and Circuits 2021報告会
- 招待講演
- データソース
  KAKENHI-PROJECT-20K14786
[学会発表] A 0.0053-mm 2 6-bit Fully-Standard-Cell-Based Synthesizable SAR ADC in 65 nm CMOS2019
- 著者名/発表者名
  Naoki Ojima, Zule Xu, and Tetsuya Iizuka
- 学会等名
  IEEE NEWCAS 2019
- 国際共著/国際学会である
- データソース
  KAKENHI-PROJECT-17K14684

徐 祖楽 Xu Zule

研究課題

研究成果

アナログAIセンサノード開発を高速化する自動生成可能な集積回路の研究研究代表者

研究代表者

研究期間 (年度)

研究種目

審査区分

研究機関

極低消費電力無線センサノードを実現するリング型周波数シンセサイザの研究研究代表者

研究代表者

研究期間 (年度)

研究種目

研究分野

研究機関

[雑誌論文] A fractional-N MASH2-k FDC phase-locked loop architecture enabling higher-order quantisation noise shaping2022

著者名/発表者名

雑誌名

DOI

データソース

[雑誌論文] Analysis of strong-arm comparator with auxiliary pair for offset calibration2022

著者名/発表者名

雑誌名

DOI

データソース

[雑誌論文] Analysis and simulation of MOSFET-based gate-voltage-independent capacitor2022

著者名/発表者名

雑誌名

DOI

データソース

[雑誌論文] An All-Standard-Cell-Based Synthesizable SAR ADC with Nonlinearity-Compensated RDAC2021

著者名/発表者名

雑誌名

DOI

データソース

[雑誌論文] Type-I Digital Ring-Based PLL Using Loop Delay Compensation and ADC-Based Sampling Phase Detector2019

著者名/発表者名

雑誌名

データソース

[雑誌論文] A Saturating-Integrator-Based Behavioral Model of Ring Oscillator Facilitating PLL Design2017

著者名/発表者名

雑誌名

DOI

NAID

ISSN

言語

データソース

[学会発表] An All-Standard-Cell-Based Synthesizable SAR ADC with Nonlinearity-Compensated RDAC2022

著者名/発表者名

学会等名

データソース

[学会発表] A 10-GHz Inductorless Cascaded PLL with Zero-ISF Subsampling Phase Detector Achieving -63-dBc Reference Spur, 175-fs RMS Jitter and -240-dB FOMjitter2022

著者名/発表者名

学会等名

データソース

[学会発表] A Charge-Redistribution Multi-Bit Stochastic-Resonance ADC Enhancing SNDR for Weak Input Signal2022

著者名/発表者名

学会等名

データソース

[学会発表] A 0.79-1.16-GHz Synthesizable Fractional-N PLL Using DTC-Based Multi-Stage Injection with Dithering-Assisted Local Skew Calibration Achieving －232.8-dB FoMref2021

著者名/発表者名

学会等名

データソース

[学会発表] Low-Power and Low-Noise Clock Generation: A Fractional-N Hybrid CDAC-Embedded Sampling PLL and a Class-C Complementary Colpitts Crystal Oscillator2021

著者名/発表者名

学会等名

データソース

[学会発表] A 3.3-GHz 4.6-mW Fractional-N Type-II Hybrid Switched-Capacitor Sampling PLL Using CDAC-Embedded Digital Integral Path with －80-dBc Reference Spur2021

著者名/発表者名

学会等名

データソース

[学会発表] A 3.3-GHz 4.6-mW Fractional-N Type-II Hybrid Switched-Capacitor Sampling PLL Using CDAC-Embedded Digital Integral Path with －80-dBc Reference Spur2021

著者名/発表者名

学会等名

データソース

[学会発表] A 0.0053-mm 2 6-bit Fully-Standard-Cell-Based Synthesizable SAR ADC in 65 nm CMOS2019

著者名/発表者名

学会等名

データソース

徐祖楽 Xu Zule